【DDR系列】从基础理论、布局布线以及后期的测试及调试【转发】

2018-04-10  by:CAE仿真在线  来源:互联网

DDR相关的文章一直是备受大家喜欢,大概跟大家的工作相关度较高吧。接下来的合辑就是DDR系列了,通过合辑可以让大家系统的学习DDR相关的基础知识和设计及仿真技巧。

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DDR系列之开篇

本系列共分四大部分,分别是基础理论介绍,布局布线规划介绍,设计及仿真分析以及后期的测试及调试上的一些案例介绍。这个是目前的一个规划,其中基础理论的一些介绍网上的资料也一大把,所以我们只是简单的一些介绍,期间会根据大家的意见和反馈再添加一些机动内容,侧重点还是在具体的工程实践上,如怎么设计和仿真,遇到问题了怎么去解决,够接地气了吧!

02

DDR的前世与今生(一)

DDR SDRAM全称为Double Data Rate SDRAM,中文名为“双倍数据率SDRAM”。DDR是在原有的SDRAM的基础上改进而来,严格的说DDR应该叫DDR SDRAM,人们习惯称为DDR。说到这里,很多人可能会问SDRAM、DRAM、SRAM或者RAM、ROM到底是什么鬼,怎么区别的?小编还是来简单普及下关于存储的基础知识吧。

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DDR的前世与今生(二)

SDRAM是比较久远的事情了,但我们一说到它肯定不会和DDR混淆,我们通常理解的SDRAM其实是SDR SDRAM,为SDRAM的第一代,而DDR1则为第二代,乃至到我们现在使用的DDR4,其实为第五代SDRAM,在此需要澄清一下。以示区别,后续文章里面用SDR来特指SDR SDRAM,而DDR就特指DDR SDRAM了。

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DDRx的关键技术介绍(上)

差分时钟是DDR的一个重要且必要的设计,但大家对CK#(CKN)的作用认识很少,很多人理解为第二个触发时钟,其实它的真实作用是起到触发时钟校准的作用。由于数据是在CK的上下沿触发,造成传输周期缩短了一半,因此必须要保证传输周期的稳定以确保数据的正确传输,这就要求CK的上下沿间距要有精确的控制。

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DDRx的关键技术介绍(下)

Write leveling功能和Fly_by拓扑密不可分。Fly_by拓扑主要应用于时钟、地址、命令和控制信号,该拓扑可以有效的减少stub的数量和他们的长度,但是却会导致时钟和Strobe信号在每个芯片上的飞行时间偏移,这使得控制器(FPGA或者CPU)很难保持tDQSS、tDSS 和tDSH这些参数满足时序规格。

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走进JEDEC,解读DDR(上)

通常,DDR设计完成之后 ,对信号质量并没有一个完全确定的概念,需要我们通过仿真和测试的手段去判断和验证。而此时,往往我们拿到的就是一个波形,测试波形或者仿真波形,该如何去判断其信号质量,参照的标准又是怎样的,就是我们需要去考虑的重点。

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走进JEDEC,解读DDR(下)

首先,我们计算建立时间的margin的时候,都是由UI/2-建立时间,实际上此时的建立时间是tIS(total setup time)= tIS(base)+derating, derating是对建立保持时间基准值的修正。对于tIS的定义,为什么会需要用到derating这个参数呢,这实际和规范中tIS(base)的定义方式相关。

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